Details
| Title | Архитектура списочного RMLD декодера произвольного линейного блочного кода и её реализация в FPGA: выпускная квалификационная работа бакалавра: направление 11.03.01 «Радиотехника» ; образовательная программа 11.03.01_01 «Космические и наземные радиотехнические системы» = Architecture of a list RMLD decoder for an arbitrary linear block code and its FPGA implementation |
|---|---|
| Creators | Назариков Вячеслав Валерьевич |
| Scientific adviser | Рашич Андрей Валерьевич |
| Organization | Санкт-Петербургский политехнический университет Петра Великого. Институт электроники и телекоммуникаций |
| Imprint | Санкт-Петербург, 2026 |
| Collection | Выпускные квалификационные работы ; Общая коллекция |
| Subjects | FPGA ; ЛБК ; RMLD ; CBT ; списочное декодирование ; LBC ; list decoding |
| Document type | Bachelor graduation qualification work |
| Language | Russian |
| Level of education | Bachelor |
| Speciality code (FGOS) | 11.03.01 |
| Speciality group (FGOS) | 110000 - Электроника, радиотехника и системы связи |
| DOI | 10.18720/SPBPU/3/2026/vr/vr26-1618 |
| Rights | Доступ по паролю из сети Интернет (чтение, печать, копирование) |
| Additionally | New arrival |
| Record key | ru\spstu\vkr\41167 |
| Record create date | 7/16/2026 |
Allowed Actions
–
Action 'Read' will be available if you login or access site from another network
Action 'Download' will be available if you login or access site from another network
| Group | Anonymous |
|---|---|
| Network | Internet |
В ходе работы была изучена теоретическая основа RMLD декодирования. Разработаны архитектуры списочного RMLD декодера, его составных блоков и реализованы в ПЛИС. Написан скрипт автоматической конфигурации составных блоков списочного RMLD декодера. Проведена оценка аппаратной сложности и производительности для трех декодеров кодов длины 16, 32 и 64. Высокая производительность разработанных рекурсивных списочных декодеров делает возможным их применение при декодировании компонентов составных кодовых конструкций.
During the work, the theoretical foundations of RMLD decoding were studied. Architecture of the list RMLD decoder and its constituent blocks were developed and implemented in FPGA. A script for automatic configuration of the constituent blocks of the list RMLD was written. The hardware complexity and performance were evaluated for three decoders of codes lengths 16, 32 and 64. High performance of the developed recursive list decoders makes it possible to use them for decoding components of composite coding structures.
| Network | User group | Action |
|---|---|---|
| ILC SPbPU Local Network | All |
|
| Internet | Authorized users SPbPU |
|
| Internet | Anonymous |
|
