Details

Объект исследования – аппаратные реализации блоков вычисления контрольной суммы CRC для цифровых систем на кристалле. Цель работы – разработка RTL-описания IP-блока вычисления CRC-32 с интерфейсом AMBA APB. В ходе работы были рассмотрены методы аппаратной реализации алгоритма CRC. Выполнен анализ архитектур ядер для последовательного и параллельного вычисления контрольной суммы CRC-32. Разработана архитектура IP-блока вычисления CRC-32 с интерфейсом AMBA APB, асинхронным FIFO-буфером, регистровым интерфейсом, управляющим автоматом и системой межтактовой синхронизации. Разработан тестовый стенд и проведена функциональная верификация IP-блока. Выполнен синтез и сравнительный анализ аппаратных затрат разработанных ядер вычисления CRC-32. Также разработана схема управления питанием для IP-блока, определяющая режимы энергосбережения. Новизна работы заключается в разработке законченной RTL-архитектуры IP-блока CRC-32 с интерфейсом APB. Особенностью разработанного решения является разделение интерфейсной части и вычислительного ядра на различные тактовые домены, что обеспечивает независимость работы вычислительного ядра от частоты интерфейса и повышает гибкость интеграции в состав цифровых систем. Разработанный IP-блок может использоваться в микроконтроллерных подсистемах в качестве периферийного устройства, для контроля целостности передаваемых и хранимых данных, в том числе в системах, где интерфейс управления и вычислительная логика работают на разных тактовых частотах.

The object of the study is hardware data integrity check (CRC) blocks for digital systems on a chip. The aim is to develop an RTL description of an IP block for calculating CRC-32 with an AMBA APB interface. The approaches to hardware realization of CRC algorithm are reviewed in this work. There is performed the review of main architectures for sequential and parallel computing of CRC-32 checksums. Architecture of IP-block for computing CRC-32 with AMBA APB interface, asynchronous FIFO-buffer, register interface, FSM control, CDC-system is designed. A functional check of the developed RTL description was carried out. The developed CRC-32 computing cores were synthesized and a comparative analysis of hardware costs was carried out. A Unified Power Format (UPF) description of the energy consumption assignment for the IP unit has also been developed, defining the energy saving modes of the unit. The novelty of this work lies in the development of a complete RTL architecture for the CRC-32 IP block with the APB interface. The key feature of the developed solution is the separation of the interface and the computing core into different clock regions, which ensures the independence of the computing core from the interface frequency and increases the flexibility of integration into digital systems. The developed IP block can be used in microcontroller subsystems as a peripheral device for monitoring the integrity of transmitted and stored data, including in systems where the control interface and computing logic operate at different clock frequencies.