Details

Цель работы – разработка аппаратной архитектуры сортировщика в приоритетной очереди для последовательного декодера полярных кодов с применением алгоритма поразрядной сортировки. Решаемые задачи – разработка и реализация аппаратной архитектуры сортировщика с применением алгоритма поразрядной сортировки; верификация работы блока сортировки при различных тестовых сценариях. Была разработана архитектура сортировщика в приоритетной очереди для последовательного декодера полярных кодов с применением алгоритма поразрядной сортировки. Эта архитектура была реализована на языке System Verilog, протестирована с помощью верификационного окружения. В результате синтеза было получено количество ресурсов, задействованных на выбранной плате. Данное исследование может послужить основой для дальнейших работ на тему оптимизации работы последовательного декодера полярных кодов, что имеет актуальность, поскольку полярные коды были включены в стандарт 5G для кодирования управляющих каналов. Также при определенных ОСШ последовательный декодер полярных кодов обеспечивает помехоустойчивость, сравнимую с SCL, но при меньшей задержке декодирования. В ходе работы использовались такие информационные технологии, как Xilinx Vivado, Visio.

The purpose of this work is to develop a hardware architecture for a priority queue sorter intended for a sequential polar decoder of polar codes that uses a radix sort algorithm. The objectives are to design and implement the hardware architecture of a sorter using a radix sort algorithm and to verify the operation of the sorting unit in various test scenarios. A priority queue sorter architecture for a sequential decoder of polar codes was developed using a radix sort algorithm. This architecture was implemented in SystemVerilog and verified using a verification environment. Hardware resource utilization on a selected target board was derived through logic synthesis. This research serves as a foundation for future studies focused on optimizing the performance of sequential decoder of polar codes – a particularly relevant area of research, considering that polar codes have been selected for the control channel in the 5G standard. Also, for certain SNR values sequential decoder provides better decoding latency than SCL, while having comparable performance. The following information technologies were used during the project: Xilinx Vivado and Visio.