Детальная информация

Цель работы – реализация и исследование параметризируемых аппаратных архитектур модифицированных алгоритмов Берлекэмпа-Месси с поддержкой стираний. Решаемые задачи: 1. Реализация аппаратных архитектур модифицированных алгоритмов Берлекэмпа-Месси (БМ); 2. Добавление поддержки стираний в разработанных архитектурах; 3. Анализ производительности и ресурсных затрат разработанных аппаратных архитектур при различных параметрах (количество итераций за такт, исправляющая способность). В результате работы была выполнена реализация аппаратных архитектур модифицированных алгоритмов Берлекэмпа-Месси в среде Xilinx Vivado. Использовались методы: преобразования классического алгоритма БМ в модифицированные с добавлением поддержки стираний, описание архитектур на SystemVerilog, синтез в Vivado с варьированием исправляющей способности и параллелизма, оценка ресурсов и временных параметров. Данные аппаратные реализации могут быть использованы в составе декодеров БЧХ кодов. Были использованы язык описания аппаратуры SystemVerilog, модель FPGA Xilinx серии Artix-7 xc7a200tffv1156-2 в среде Vivado.

The aim of the work is to implement and study parameterizable hardware architectures of modified algorithms. Key tasks: 1. Modified BM algorithm hardware architecture implementation; 2. Erasure support integration; 3. Performance and resource analysis (iterations/cycle, correction capability). As a result of the work, the implementation of hardware architectures for modified Berlekamp-Massey algorithms was performed in the Xilinx Vivado environment. The following methods were used: transformation of the classical BM algorithm into modified versions with added support for erasures, description of architectures in SystemVerilog, synthesis in Vivado with variation of error correction capability and parallelism, and evaluation of resources and timing parameters. These hardware implementations can be used as part of BCH code decoders. The hardware description language SystemVerilog and the Xilinx Artix-7 xc7a200tffv1156-2 FPGA model in the Vivado environment were utilized.