Details

Цель работы: разработка и аппаратная реализация на базе FPGA архитектуры блока процедуры Ченя, использующей метод матричного разложения. Задачи: проектирование и верификация базовых модулей арифметики поля Галуа; описание архитектуры на языке SystemVerilog; проведение моделирования, синтеза и имплементации в Xilinx Vivado. В ходе работы были проведены функциональное моделирование, синтез, имплементация и анализ аппаратных архитектур процедуры Ченя. Использовались методы алгебраического декодирования и матричного разложения Вандермонда. В результате получены две архитектуры: классическая последовательная и параллельная на основе матричного разложения. Результаты могут быть использованы при проектировании высокопроизводительных декодеров БЧХ. В процессе выполнения работы использовались следующие информационные технологии и программное обеспечение: Xilinx Vivado 2023.2, MATLAB.

Objective of the work: development, research and FPGA-based hardware implementation of a Chien search block architecture using the matrix decomposition method. Tasks: design and verification of basic Galois field arithmetic modules; description of the architecture in SystemVerilog; simulation, synthesis and implementation in Xilinx Vivado. Functional simulation, synthesis, implementation and analysis of hardware architectures of the Chien search procedure were performed. Methods of algebraic decoding and Vandermonde matrix decomposition were used. As a result, two architectures were obtained: classical sequential and parallel based on matrix decomposition. The results can be used in the design of high-performance BCH decoders. The following information technologies and software were used in the work: Xilinx Vivado 2023.2, MATLAB.