Детальная информация
| Название | Аппаратные архитектуры деревьев сумматоров и сетей сортировки для конфигурируемого числа входных элементов: выпускная квалификационная работа бакалавра: направление 11.03.02 «Инфокоммуникационные технологии и системы связи» ; образовательная программа 11.03.02_01 «Системы мобильной связи» = Hardware architectures of adder trees and sorting networks for a configurable number of input elements |
|---|---|
| Авторы | Иванова Алёна Игоревна |
| Научный руководитель | Макаров Сергей Борисович ; Бондарев Павел Сергеевич |
| Организация | Санкт-Петербургский политехнический университет Петра Великого. Институт электроники и телекоммуникаций |
| Выходные сведения | Санкт-Петербург, 2026 |
| Коллекция | Выпускные квалификационные работы ; Общая коллекция |
| Тематика | полярный код ; дерево сумматоров ; сеть сортировки ; ПЛИС ; внешний декодер ; polar code ; adder tree ; sorting network ; FPGA ; outer decoder |
| Тип документа | Выпускная квалификационная работа бакалавра |
| Язык | Русский |
| Уровень высшего образования | Бакалавриат |
| Код специальности ФГОС | 11.03.02 |
| Группа специальностей ФГОС | 110000 - Электроника, радиотехника и системы связи |
| DOI | 10.18720/SPBPU/3/2026/vr/vr26-3224 |
| Права доступа | Доступ по паролю из сети Интернет (чтение, печать) |
| Дополнительно | Новинка |
| Ключ записи | ru\spstu\vkr\41809 |
| Дата создания записи | 04.08.2026 |
Разрешенные действия
–
Действие 'Прочитать' будет возможно после подготовки администраторами необходимых файлов
| Группа | Анонимные пользователи |
|---|---|
| Сеть | Интернет |
Цель работы – разработка и реализация аппаратной архитектуры универсального дерева сумматоров и сети сортировки для конфигурируемого числа входных элементов на языке описания аппаратуры SystemVerilog. Данная работа посвящена разработке аппаратных архитектур деревьев сумматоров и сетей сортировки для конфигурируемого числа входных элементов, предназначенных для использования во внешних декодерах полярных кодов. В ходе работы были разработаны универсальные архитектуры дерева сумматоров и сети сортировки, поддерживающие обработку от 4 до 32 входных элементов. Разработанные модули реализованы на языке SystemVerilog и интегрированы в состав универсального вычислительного блока для декодеров кодов (N,0), (N,1) и (N,2). В среде Vivado выполнены синтез и разводка проекта для ПЛИС Kintex UltraScale, а также проведен анализ используемых аппаратных ресурсов и достигнутой тактовой частоты. Использовались открытые образовательные ресурсы и программы поиска и анализа информации. Применено специализированное программно-математическое обеспечение Xlinx Vivado.
The aim of the work is to develop and implement hardware architecture of a universal adder tree and sorting network for a configurable number of input elements in the SystemVerilog hardware description language. This paper focuses on the development of hardware architectures for adder trees and sorting networks for a configurable number of input elements, intended for use in outer polar code decoders. This work resulted in the development of universal adder tree and sorting network architectures supporting the processing of 4 to 32 input elements. The developed modules were implemented in SystemVerilog and integrated into a universal computational unit for (N,0), (N,1), and (N,2) code decoders. The design was synthesized and implemented for the Kintex UltraScale FPGA using the Vivado environment, and an analysis of the hardware resource utilization, and the achieved maximum clock frequency was performed. Open educational resources and programs for searching and analyzing information were used. Specialized software and mathematical support Xlinx Vivado was used.
| Место доступа | Группа пользователей | Действие |
|---|---|---|
| Локальная сеть ИБК СПбПУ | Все |
|
| Интернет | Авторизованные пользователи СПбПУ |
|
| Интернет | Анонимные пользователи |
|