Details

Title Аппаратные архитектуры деревьев сумматоров и сетей сортировки для конфигурируемого числа входных элементов: выпускная квалификационная работа бакалавра: направление 11.03.02 «Инфокоммуникационные технологии и системы связи» ; образовательная программа 11.03.02_01 «Системы мобильной связи» = Hardware architectures of adder trees and sorting networks for a configurable number of input elements
Creators Иванова Алёна Игоревна
Scientific adviser Макаров Сергей Борисович ; Бондарев Павел Сергеевич
Organization Санкт-Петербургский политехнический университет Петра Великого. Институт электроники и телекоммуникаций
Imprint Санкт-Петербург, 2026
Collection Выпускные квалификационные работы ; Общая коллекция
Subjects полярный код ; дерево сумматоров ; сеть сортировки ; ПЛИС ; внешний декодер ; polar code ; adder tree ; sorting network ; FPGA ; outer decoder
Document type Bachelor graduation qualification work
Language Russian
Level of education Bachelor
Speciality code (FGOS) 11.03.02
Speciality group (FGOS) 110000 - Электроника, радиотехника и системы связи
DOI 10.18720/SPBPU/3/2026/vr/vr26-3224
Rights Доступ по паролю из сети Интернет (чтение, печать)
Additionally New arrival
Record key ru\spstu\vkr\41809
Record create date 8/4/2026

Allowed Actions

Action 'Read' will be available if administrator prepare required files

Group Anonymous
Network Internet

Цель работы – разработка и реализация аппаратной архитектуры универсального дерева сумматоров и сети сортировки для конфигурируемого числа входных элементов на языке описания аппаратуры SystemVerilog. Данная работа посвящена разработке аппаратных архитектур деревьев сумматоров и сетей сортировки для конфигурируемого числа входных элементов, предназначенных для использования во внешних декодерах полярных кодов. В ходе работы были разработаны универсальные архитектуры дерева сумматоров и сети сортировки, поддерживающие обработку от 4 до 32 входных элементов. Разработанные модули реализованы на языке SystemVerilog и интегрированы в состав универсального вычислительного блока для декодеров кодов (N,0), (N,1) и (N,2). В среде Vivado выполнены синтез и разводка проекта для ПЛИС Kintex UltraScale, а также проведен анализ используемых аппаратных ресурсов и достигнутой тактовой частоты. Использовались открытые образовательные ресурсы и программы поиска и анализа информации. Применено специализированное программно-математическое обеспечение Xlinx Vivado.

The aim of the work is to develop and implement hardware architecture of a universal adder tree and sorting network for a configurable number of input elements in the SystemVerilog hardware description language.  This paper focuses on the development of hardware architectures for adder trees and sorting networks for a configurable number of input elements, intended for use in outer polar code decoders. This work resulted in the development of universal adder tree and sorting network architectures supporting the processing of 4 to 32 input elements. The developed modules were implemented in SystemVerilog and integrated into a universal computational unit for (N,0), (N,1), and (N,2) code decoders. The design was synthesized and implemented for the Kintex UltraScale FPGA using the Vivado environment, and an analysis of the hardware resource utilization, and the achieved maximum clock frequency was performed. Open educational resources and programs for searching and analyzing information were used. Specialized software and mathematical support Xlinx Vivado was used.

Network User group Action
ILC SPbPU Local Network All
Internet Authorized users SPbPU
Internet Anonymous
...