Details

Тема выпускной квалификационной работы: «Реализация цифровых устройств с помощью языка описания аппаратуры Chisel». Работа посвящена исследованию языка описания аппаратуры Chisel HDL и разработке цифровых устройств на языке описания аппаратуры Chisel HDL. Цель работы – исследование возможностей языка Chisel HDL для реализации цифровых устройств различной сложности. Для достижения поставленной цели решены следующие задачи: 1. Автоматизированный путь разработки цифровых интегральных схем; 2. Сравнение языков описания аппаратуры SystemVerilog и Chisel; 3. Обзор микроархитектуры открытого RISC-V микроконтроллерного ядра SCR1 компании Syntacore; 4. Реализация описания выделенных микроархитектурных блоков ядра SCR1 на языке Chisel; 5. Моделирование и получение физических характеристик выделенных микроархитектурных блоков ядра SCR1, описанных на языке Chisel; 6. Сравнение результатов моделирования и характеризации блоков ядра SCR1, описанных на языке Chisel и на SystemVerilog. В результате исследования дана оценка возможностей Chisel HDL в проектах различной сложности, использовались методы сравнительного анализа с другим широко распространённым языком HDL. В работе использовалось следующее ПО: Git, OpenROAD Flow Scripts, Syntacore Development Toolkit.

The subject of the graduate qualification work is «Implementing digital devices using the Chisel hardware description language». Object of study is the Chisel hardware description language and the process of designing digital devices using the Chisel hardware description language. The aim is to explore the capabilities of the Chisel HDL for implementing digital devices of varying complexity. The following tasks were solved: 1. Automated design flow for digital integrated circuits; 2. Comparison of the hardware description languages SystemVerilog and Chisel; 3. Overview of the microarchitecture of the open RISC-V microcontroller core SCR1 by Syntacore; 4. Implementation of selected microarchitectural blocks of the SCR1 core in Chisel; 5. Simulation and extraction of physical characteristics of selected microarchitectural blocks of the SCR1 core described in Chisel; 6. Comparison of simulation and characterization results for SCR1 core blocks described in Chisel and SystemVerilog. As a result of the study, an assessment of the capabilities of Chisel HDL in projects of varying complexity was carried out. The methods used included comparative analysis with another widely used HDL. The following information technologies and software tools were used in the course of this work: Git, OpenROAD Flow Scripts, and the Syntacore Development Toolkit.