Details

Данная работа посвящена разработке, исследованию и оптимизации вариантов аппаратной реализации кодера алгоритма RLE с использованием инструмента высокоуровневого синтеза Vitis HLS. В ходе работы решались следующие задачи: 1. Аналитический обзор предметной области. 2. Разработка, исследование и оптимизация аппаратной реализации кодера алгоритма RLE. 3. Разработка программной реализации кодера алгоритма RLE. 4. Тестирование разработанных реализаций кодера алгоритма RLE. Разработка программной реализации декодера алгоритма RLE. 5. Сравнительный анализ аппаратной и программной реализаций кодера алгоритма RLE. Разработана параметризируемая аппаратная реализация параллельного кодера алгоритма RLE, которая разбивает входные данные на блоки, параллельно их сжимает, а затем последовательно объединяет результаты и упаковывает в слова фиксированной разрядности. Выполнено сравнение разработанного аппаратного решения с параллельной версией программного решения. Скорость сжатия программной реализации (298,0 Мб/с) в 1,25 раза выше минимальной скорости сжатия аппаратной реализации (238,4 Мб/с), но в 12,4 раза ниже максимальной (3,6 Гб/с).

The given work is devoted to the development, research, and optimization of hardware implementation variants of an RLE algorithm encoder using the Vitis HLS high-level synthesis tool. The research set the following goals: 1. Analytical review of the subject area. 2. Development, research, and optimization of hardware implementation of the RLE algorithm encoder. 3. Development of software implementation of the RLE algorithm encoder. 4. Testing of the developed implementations of the RLE algorithm encoder. Development of software implementation of the RLE algorithm decoder. 5. Comparative analysis of the hardware and software implementations of the RLE algorithm encoder. A parameterizable hardware implementation of a parallel RLE algorithm encoder has been developed, which splits input data into blocks, compresses them in parallel, and then sequentially concatenates the results and packs them into fixed-width words. The developed hardware solution is compared with a parallel version of the software solution. The compression speed of the software implementation (298.0 MB/s) is 1.25 times higher than the minimum compression speed of the hardware implementation (238.4 MB/s), but 12.4 times lower than the maximum (3.6 GB/s).