Details

Работа посвящена исследованию гибридного резистивно-емкостного АЦП последовательного приближения и разработке его составных блоков. Цель работы – разработать дифференциальный 8-битный гибридный резистивно-емкостной АЦП последовательного приближения. Для достижения поставленной цели решены следующие задачи: 1. Разработка 8-битного регистра последовательного приближения 2. Разработка динамического компаратора; 3. Разработка КМОП-ключа и ключа с постоянным сопротивлением; 4. Разработка дифференциальных 3-битного резистивного и 5-битного емкостного ЦАП 5. Разработка вспомогательных блоков и сборка гибридного 8-битного АЦП. В результате исследования разработаны вышеперечисленные схемы, проведено моделирование разработанных схем, измерены и рассчитаны статические и динамические характеристики как отдельных блоков, так и АЦП в целом. В результате исследования разработана схема дифференциального гибридного 8-битного резистивно-ёмкостного АЦП последовательного приближения. Предложенная архитектура с распределением разрядов 3+5 (3 бита – резистивный ЦАП, 5 бит – ёмкостной ЦАП) позволяет снизить суммарную ёмкость матрицы и уменьшить площадь кристалла по сравнению с классической ёмкостной реализацией. Разработанный АЦП может быть использован в датчиках с низким энергопотреблением, портативной измерительной аппаратуре и системах сбора данных. Для этого в работе использовались система автоматизированного проектирования Cadence Virtuoso с библиотекой Микрон 180 нм, а также среда моделирования MATLAB.

Object of study is the hybrid resistive-capacitive successive approximation register ADC. The aim is to design a differential 8-bit hybrid resistive-capacitive successive approximation register ADC. The following tasks were solved: 1. Design of an 8-bit successive approximation register; 2. Design of a dynamic comparator; 3. Design of a CMOS transmission gate and a bootstrapped switch; 4. Design of differential 3-bit resistive and 5-bit capacitive DACs; 5. Design of auxiliary circuits and integration of the hybrid 8-bit ADC. As a result of the study, the above-mentioned circuits were designed and simulated. Static parameters and dynamic performance metrics were extracted and evaluated for both the individual parts and the complete ADC. As a result of the study, a differential hybrid 8-bit resistive-capacitive successive approximation register ADC was designed. The proposed 3+5 bit split architecture (3-bit resistive DAC and 5-bit capacitive DAC) reduces the total capacitance and die area compared to a purely capacitive implementation. The designed ADC can be used in low-power sensors, portable measurement equipment, and data acquisition systems. For this purpose, the Cadence Virtuoso computer-aided design system with the Mikron 180 nm process design kit and the MATLAB simulation environment were used in this work.