Details

В работе рассматриваются КМОП - полные сумматоры :топологии, компоновка, многобитные расширения и кодировщики Уоллеса на деревьях сумматоров. Цель—проанализировать и сравнить компактные ячейки полных сумматоров, выбрать лучшие по задержке, потребляемой мощности и числу транзисторов, а затем проверить, как они работают в составе многобитных сумматоров и шин Уоллеса. Было сделано следующее: 1. Разобраться,какработаютКМОП-сумматоры. 2. Промоделировать и сравнить разные одноразрядные сумматоры. 3. Выполнить топологии для лучших из них. 4. Построить 4-разрядные и 8-разрядные сумматоры. 5. Построить шины Уоллеса 15-в-4. В итоге промоделировали много сумматоров. Выбрали два удачных сумматор 1 и сумматор 8. Для них создали топологии, которые прошли проверку DRC и LVS. Провели сравнение нескольких схем КМОП-сумматоров. Выбрали сумматор с низким потреблением и сделали его топологию. Предложенные сумматоры хорошо показывают себя в многобитных сумматорах и шинах Уоллеса. Результаты можно использовать в малопотребляющих цифровых системах. В работе использовались средства CadenceSpectre для моделирования, Virtuoso для топологиии QRC для извлечения паразитных параметров. Публикации искали через IEEEXplore.

Object of study is CMOS full adder circuits, their topologies, layouts, multi-bit extensions, and Wallace tree encoders based on adder trees.The aim is to analyze and compare compact CMOS full adder cells, select the best topologies by delay, power consumption, and transistor count, and verify their performance in multi-bit adders and Wallace tree encoders.The following tasks were solved: 1.Study how CMOS adders work. 2.Simulate and compare different 1-bit adders. 3.Make layouts of the best adders. 4.Build 4-bit and 8-bit adders. 5.Build 15-to-4 Wallace tree encoders. As a result of the study, many adders were simulated. Two good adders adder1 and adder8 were chosen. Layouts were made and checked with DRC and LVS. As a result of the study, several CMOS adder circuits were compared. A low-power adder was selected and its layout was made. The proposed adders work well in multi-bit adders and Wallace tree encoders. The results can be used in low-power digital systems. In the process of work, Cadence tools were used, Spectre for simulation, Virtuoso for layout, and QRC for parasitic extraction. Papers were found using IEEE Xplore.

• ABSTRACT
• CONTENT
• INTRODUCTION
  • 1 Basic principles of adder operation
  • 2 Adders with a small number of transistors
    • 2.1 XOR
    • 2.2 XNOR
    • 2.3 Multiplexer
    • 2.4 Adder
    • 2.5 Several simple tests of the adder and simulati
      • 2.5.1 Simulation of XOR, XNOR, MUX elements
      • 2.5.2 Simulation of adders
  • 3 Some different types of adders.
    • 3.1 Optimized XOR–XNOR gates adder
    • 3.2 Hybrid transmission gate adder
    • 3.3 Hybrid-style adder
    • 3.4 Alternative internal logic structure
    • 3.5 Simultaneous XOR-XNOR adder
  • 3.6 Balanced hybrid adder
    • 3.7 12-Transistor multiplexer-based adder
    • 3.8 Low-power 1-bit CMOS adder
    • 3.9 Ultralow-power full adder
    • 3.10 Comparison of performance of adders
  • 4 Layout of adders
    • 4.1 Layout of adder1 and adder8
    • 4.2 Simulation of the schematic and the av_extract
  • 5 Adder-based devices
    • 5.1 4-bit adders
    • 5.2 8-bit adders
    • 5.3 The 15-to-4 Wallace tree encoders
  • CONCLUSION
• LIST OF USED SOURCES