При создании быстродействующих вычислительных систем на основе заказных цифровых СБИС и FPGA (Field-Programmable Gate Array) часто используется модулярная арифметика. В настоящее время аппаратная реализация нейронных сетей на базе модулярных арифметических вычислений является актуальной задачей. В работе рассмотрена задача реализации модулярных сумматоров в библиотеке проектирования заказных КМОП СБИС и FPGA. В качестве исходных описаний модулярных сумматоров использованы системы как полностью, так и неполностью определенных (частичных) булевых функций, а также алгоритмические описания на языке VHDL. Логическая оптимизация, предваряющая логический синтез, проведена в классе дизъюнктивных нормальных форм, полиномиальных представлений Рида - Маллера и представлений систем булевых функций бинарными диаграммами решений. Проведено девять экспериментов по эффективности применения логической оптимизации при схемной реализации модулярных сумматоров в библиотеке проектирования заказных КМОП СБИС и FPGA. Полученные схемы модулярных сумматоров для КМОП СБИС оценены по площади (суммарному числу транзисторов), задержке и энергопотреблению, для FPGA - по числу программируемых логических элементов и энергопотреблению. Результаты экспериментов показывают, что использование моделей частичных функций и предварительной логической оптимизации на основе бинарных диаграмм решений позволяет получать модулярные сумматоры, характеризуемые меньшими значениями задержки. Алгоритмические VHDL-модели позволяют получать КМОП-схемы модулярных сумматоров с меньшей площадью и меньшим энергопотреблением.

Modular arithmetic is often used to create high-speed computing systems based on both custom digital VLSI and FPGA. The problems of hardware implementation of neural networks based on modular arithmetic calculations are relevant at the present time. In this work, the problem of implementing modular adders in the library for designing custom CMOS VLSI and FPGA is considered. Systems of both fully and incompletely defined (partial) Boolean functions, as well as algorithmic descriptions in the VHDL language, are used as initial descriptions of modular adders. Logical optimization preceding logical synthesis was carried out in the class of disjunctive normal forms, Reed - Muller polynomial representations, and representations of Boolean function systems by binary decision diagrams. Nine experiments have been carried out on the efficiency of applying logic optimization in the circuit implementation of modular adders in the library for designing custom CMOS VLSI and FPGA. The obtained circuits of modular adders for CMOS VLSI were estimated by area (total number of transistors), delay and power consumption, for FPGA by the number of programmable logic elements and power consumption. The experimental results show that the use of partial function models and preliminary logical optimization based on binary decision diagrams allows obtaining modular adders characterized by lower delay values. Algorithmic VHDL models make it possible to obtain CMOS circuits of modular adders with a smaller area and lower power consumption.

Известия высших учебных заведений. Электроника = Proceedings of universities. Electronics: научно-технический журнал. — Москва: МИЭТ, 2022 -. — Электрон. журнал. — Периодичность: 6 раз в год. — Размещен на платформе "eLIBRARY.RU", ООО НЭБ: https://elibrary.ru/. — Доступ по паролю из сети Интернет (чтение). — <URL:https://www.elibrary.ru/title_about_new.asp?id=7821>.

Известия высших учебных заведений. Электроника = Proceedings of universities. Electronics: научно-технический журнал. — Москва: МИЭТ, 2022 -. Т. 27, № 4, 2022. — (11 ст.). — Доступ по паролю из сети Интернет (чтение). — <URL:https://elibrary.ru/contents.asp?id=49396188>.