Архитектурно-ориентированная модель расширенного смешанного коммутационного графа позволяет описать особенности трассировочных ресурсов современных программируемых логических интегральных схем (ПЛИС). Такая модель может применяться для решения задачи трассировки проектных межсоединений в составе маршрута топологического проектирования на основе ПЛИС. В работе рассмотрена архитектурно-ориентированная модель расширенного смешанного коммутационного графа. Предложены две модификации базового метода автоматической трассировки - классического алгоритма Pathfinder, адаптированного к смешанному графу коммутационных ресурсов. Первая модификация построена на применении идеи направленного поиска на графовой модели с использованием данных о пространственно-геометрических характеристиках базового кристалла, вторая - сочетает стратегию направленного поиска с учетом предварительной оценки перегруженности коммутационных ресурсов ПЛИС по результатам процедуры размещения. Показано, что предложенные модификации позволяют ускорить сходимость базового метода к трассировочному решению в среднем на 50,6 и 38,6 % соответственно. При сохранении полной трассируемости тестовых наборов IWLS’2005, ISCAS’89 и LGSynth’89 применение только направленного поиска привело к улучшению временных характеристик имплементаций проектных схем на 5,2 % в среднем, а использование его совместно с оценкой перегруженности перед началом трассировки позволило улучшить их на 9,3 % в среднем относительно результатов базового метода Pathfinder.

An architecture-aware extended mixed routing graph model allows describing the features of the routing resources of modern field-programmable gate arrays (FPGA). It can be used to solve the tasks of interconnections routing as part of an FPGA layout synthesis flow. In this work, an architecture-aware extended mixed routing graph model is considered. Two modifications are proposed for the basic method of automatic routing that is the classical Pathfinder algorithm adapted to a mixed routing resources graph. The first modification is based on the idea of a directed search on the graph model using data on the spatial and geometric characteristics of the basic FPGA chip, while the second one combines a directed search strategy with consideration of a preliminary routing congestion assessment based on the results of the placement procedure. It has been demonstrated that the proposed modifications make it possible to accelerate the basic method convergence by an average of 50.6 and 38.6 %, respectively. While maintaining the routability of IWLS’2005, ISCAS’89 and LGSynth’89 benchmark suits, the use of only directed search led to an improvement in the timing characteristics of test circuits implementations by 5.2 % on average, and its use together with an assessment of congestion before the start of routing, to these characteristics improvement by 9.3 % on average relative to the results of the basic Pathfinder method.

Известия высших учебных заведений. Электроника = Proceedings of universities. Electronics: научно-технический журнал. — Москва: МИЭТ, 2022 -. — Электрон. журнал. — Периодичность: 6 раз в год. — Размещен на платформе "eLIBRARY.RU", ООО НЭБ: https://elibrary.ru/. — Доступ по паролю из сети Интернет (чтение). — <URL:https://www.elibrary.ru/title_about_new.asp?id=7821>.

Известия высших учебных заведений. Электроника = Proceedings of universities. Electronics: научно-технический журнал. — Москва: МИЭТ, 2022 -. Т. 27, № 6, 2022. — (11 ст.). — Доступ по паролю из сети Интернет (чтение). — <URL:https://elibrary.ru/contents.asp?id=49993421>.