Nowadays, the clock skew problem became critical in integrated circuits operating in nonstandard conditions which means external conditions (voltage, temperature drifts) could be changed after calibration process. Data transfer speed reaches dozens of gigahertz, and even a minor skew of clock signal could bring to data loss. Therefore, design of delay lines with high robustness against process, temperature and voltage changes is important. In this work, the digital delay line (DDL) has been proposed that controls the current flowing through delay cells by changing gate-source voltages of transistors. Sensor cell was added to sense the delay variation of single inverter. XOR device detects the delay change of circuit by comparing input and output signal differences. Low pass filter and amplifier pair controls the current used for biasing voltage generation for delay cells. The simulation results of proposed DDL circuit have shown up to 56.04 % delay range improvement during temperature and voltage drifts, with 4.5 sigma Monte Carlo process variation coverage. The area of DDL circuit is increased by around 23.1 % due to added feedback loop.

В настоящее время проблема отклонения тактового сигнала критична в ИС, работающих в нестандартных условиях. Это означает, что внешние условия (дрейф напряжения, температуры) могут быть изменены после калибровки. Скорость передачи данных достигает десятков гигагерц, и даже незначительное отклонение тактового сигнала может привести к потере данных. Поэтому конструкция линий задержки должна обеспечивать высокую устойчивость к изменениям процесса, температуры и напряжения. В работе предложена цифровая линия задержки, которая управляет током, протекающим через ячейки задержки, в результате изменения напряжения затвор-исток транзисторов. Для определения изменения задержки одиночного инвертора добавлена ячейка датчика. Показано, что исключающее устройство обнаруживает изменение задержки схемы, сравнивая разности входного и выходного сигналов. Пара фильтров нижних частот-усилителей управляет током, который используется для генерации напряжения для ячеек задержки. Моделирование предложенной цифровой линии задержки схемы показало улучшение диапазона отклонения до 56,04 % при дрейфах температуры и напряжения с охватом вариаций процесса Монте-Карло 4,5 сигма. Площадь схемы цифровой линии задержки увеличена примерно на 23,1 % за счет добавления петли обратной связи.

Известия высших учебных заведений. Электроника = Proceedings of universities. Electronics: научно-технический журнал. — Москва: МИЭТ, 2022 -. — Электрон. журнал. — Периодичность: 6 раз в год. — Размещен на платформе "eLIBRARY.RU", ООО НЭБ: https://elibrary.ru/. — Доступ по паролю из сети Интернет (чтение). — <URL:https://www.elibrary.ru/title_about_new.asp?id=7821>.

Известия высших учебных заведений. Электроника = Proceedings of universities. Electronics: научно-технический журнал. — Москва: МИЭТ, 2022 -. Т. 27, № 2, 2022. — (13 ст.). — Доступ по паролю из сети Интернет (чтение). — <URL:https://www.elibrary.ru/contents.asp?id=48315867>.