Для решения задачи ускорения процесса верификации цифровых устройств ведущие разработчики САПР создают специализированные программно-аппаратные комплексы - эмуляторы, позволяющие воспроизводить функционал RTL-описания аппаратуры со скоростью симуляции единицы мегагерц. Такая скорость обеспечивает на несколько порядков меньшее время выполнения тестов по сравнению с логической симуляцией. Однако в связи с высокой стоимостью эмуляторы могут использовать только крупные компании. В работе предложена структура и прототип технической реализации программно-аппаратного комплекса для ускорения функциональной верификации сложнофункциональных блоков и систем на кристалле на основе доступных для разработчиков средств проектирования, что позволит снизить стоимость решений для ускорения верификации и упростить их применение. Ускорение достигнуто за счет переноса вычислений результатов воздействий тестируемого устройства из симулятора в эмулируемое в ПЛИС устройство и взаимодействия симулятора и тестируемого устройства посредством программного интерфейса. С использованием предложенной структуры программно-аппаратного комплекса реализован прототип, оценка производительности которого показала восьмикратное сокращение времени моделирования. Полученный результат свидетельствует о перспективности продолжения исследований в данном направлении.

Speeding up the process of verification of digital devices is a relevant task, which is being tackled by leading CAD developers who create specialized software-hardware complexes - emulators that can reproduce the functionality of RTL hardware descriptions at simulation speeds in the megahertz range. Such speed provides several orders of magnitude faster test execution times compared to logical simulation. However, due to high cost of emulators they can only be used by large companies. In this work, a structure and a prototype of a software-hardware complex have been proposed for accelerating functional verification of complex functional IP blocks and systems on chip based on available design tools, which will reduce the cost of verification acceleration solutions and simplify their use. The acceleration is achieved by transferring the calculations of the results of the device under test’s actions from the simulator to the emulated device in the FPGA and by interacting between the simulator and the device under test through a software interface. A prototype has been implemented based on the proposed structure, and its performance evaluation has shown an eight-fold reduction in simulation time. The obtained result indicates the prospects of further research in this line of study.

Известия высших учебных заведений. Электроника = Proceedings of universities. Electronics: научно-технический журнал. — Москва: МИЭТ, 2022 -. — Электрон. журнал. — Периодичность: 6 раз в год. — Размещен на платформе "eLIBRARY.RU", ООО НЭБ: https://elibrary.ru/. — Доступ по паролю из сети Интернет (чтение). — <URL:https://www.elibrary.ru/title_about_new.asp?id=7821>.

Известия высших учебных заведений. Электроника = Proceedings of universities. Electronics: научно-технический журнал. — Москва: МИЭТ, 2022 -. Т. 28, № 4, 2023. — (12 ст.). — Доступ по паролю из сети Интернет (чтение). — <URL:https://www.elibrary.ru/contents.asp?id=54314943>.