Details

Для систем управления, использующих в качестве входной информации видеопоток, важным требованием в большинстве случаев является обработка в реальном масштабе времени. Как правило, этот фактор один из решающих при выборе вычислителя. Применение ПЛИС-систем позволяет не только решить проблемы, связанные с временем выполнения, но и реализовать один из эффективных вариантов с точки зрения энергоэффективности и производительности. В работе предложена схема, реализующая последовательный доступ ко всем областям каждого кадра видеопотока. Полученная подсистема может быть использована, в частности, в составе аппаратных алгоритмов фильтрации, обнаружения, сопровождения и классификации, т. е. в тех случаях, когда алгоритм решает задачу с целью поиска координат либо необходимо применить набор однотипных действий над каждой областью кадра. Разработан алгоритм оптимизации производительности для САПР Vivado. Для анализа использована ПЛИС семейства Artix-7 фирмы Xilinx. Доказана фактическая возможность масштабируемости полученной схемы. Показано, что максимально достижимая производительность схемы ограничена исключительно технологией конкретной ПЛИС, а количество затраченных ресурсов минимально и линейно зависит от числа пикселей, к которым требуется получить доступ.

Generally, processing in real time is the important requirement for control systems that use a video stream as input information. Most commonly, this factor is one of the decisive when choosing a calculator. The use of FPGA systems allows not only to solve problems associated with runtime, but also to implement one of the most efficient options in terms of energy performance and functioning capability. In this work, a scheme that implements sequential access to all areas of each frame of the video stream is proposed. The resulting subsystem can be used, in particular, as part of hardware algorithms for filtering, detection, tracking and classification, that is, in cases where the algorithm solves the problem in order to find coordinates or it is necessary to apply a set of same-type actions over each area of the frame. A performance optimization algorithm for CAD Vivado has been developed. As a result, the actual scalability of the realized circuit is proved. It was demonstrated that the maximum achievable performance of this circuit is limited solely by the technology of a particular FPGA, and the amount of spent resources is minimal and linearly depends on the number of pixels that need to be accessed.