Данная работа посвящена анализу известных аппаратных реализаций алгоритма Берлекэмпа-Месси, а также разработке новых конвейерной и свернутой архитектур, имеющих меньшую задержку вычислений. Задачи, которые решались в процессе разработки: 1. Провести анализ алгоритма декодирования двоичных кодов БЧХ. 2. Провести анализ существующих аппаратных реализаций алгоритма Берлекэмпа-Месси. 3. Разработать свернутую и конвейерную реализации алгоритма Берлекэмпа-Месси, имеющие меньшую задержку вычислений В процессе выполнения работы была достигнута поставленная цель - разработана архитектура алгоритма Берлекэмпа-Месси для реализации в ASIC с меньшей задержкой. Для достижения данной цели был проведен анализ существующих архитектуры и принципы разработки последовательностной цифровой логики.

This work is devoted to the analysis of known hardware implementations of the Berlekamp-Messi algorithm, as well as the development of new pipelined and folded architectures with lower computation latency. Tasks that were solved during the development process: 1. Analyze the decoding algorithm for binary BCH codes. 2. Analyze the existing hardware implementations of the Berlekamp-Messi algorithm. 3. Develop folded and pipelined implementations of the Berlekamp-Messi algorithm with lower computation latency In the process of performing the work, the set goal was achieved - the architecture of the Berlekamp-Messi algorithm was developed for implementation in ASIC with lower latency. To achieve this goal, an analysis of the existing architecture and the principles of developing sequential digital logic were carried out.