Антропов, Владислав Андреевич. Разработка микропроцессорного ядра архитектуры RISC-V на языке SystemVerilog для встраиваемых систем: выпускная квалификационная работа бакалавра: направление 11.03.04 «Электроника и наноэлектроника» ; образовательная программа 11.03.04_03 «Интегральная электроника и наноэлектроника» = Development of a RISC-V architecture microprocessor core for embedded systems on SystemVerilog language / В. А. Антропов; Санкт-Петербургский политехнический университет Петра Великого, Институт электроники и телекоммуникаций; научный руководитель И. М. Пятак. — Санкт-Петербург, 2023. — 1 файл (3,9 Мб). — Загл. с титул. экрана. — Доступ по паролю из сети Интернет (чтение). — Adobe Acrobat Reader 7.0. — <URL:http://elib.spbstu.ru/dl/3/2023/vr/vr23-4737.pdf>. — DOI 10.18720/SPBPU/3/2023/vr/vr23-4737. — Текст: электронный
| Period | Read | Copy | Open | Total | |||
|---|---|---|---|---|---|---|---|
| Year 2023 | Quarter 3 | September | 5 | 0 | 0 | 0 | 5 |
| Quarter 4 | October | 0 | 0 | 0 | 0 | 0 | |
| November | 0 | 0 | 0 | 0 | 0 | ||
| December | 2 | 0 | 0 | 0 | 2 | ||
| Year 2024 | Quarter 1 | January | 0 | 0 | 0 | 0 | 0 |
| February | 1 | 0 | 0 | 0 | 1 | ||
| March | 4 | 0 | 0 | 0 | 4 | ||
| Quarter 2 | April | 2 | 0 | 0 | 0 | 2 | |
| May | 9 | 0 | 0 | 0 | 9 | ||
| June | 7 | 0 | 0 | 0 | 7 | ||
| Quarter 3 | July | 2 | 0 | 0 | 0 | 2 | |
| August | 0 | 0 | 0 | 0 | 0 | ||
| September | 2 | 0 | 0 | 0 | 2 | ||
| Quarter 4 | October | 2 | 0 | 0 | 0 | 2 | |
| November | 0 | 0 | 0 | 0 | 0 | ||
| Total | 36 | 0 | 0 | 0 | 36 | ||