Details
| Title | Компактное аппаратное ядро последовательного декодера полярных кодов для мобильных терминалов 5G: выпускная квалификационная работа магистра: направление 11.04.02 «Инфокоммуникационные технологии и системы связи» ; образовательная программа 11.04.02_01 «Защищенные телекоммуникационные системы» |
|---|---|
| Creators | Полищук Жанна Эдуардовна |
| Scientific adviser | Рашич Андрей Валерьевич |
| Organization | Санкт-Петербургский политехнический университет Петра Великого. Институт электроники и телекоммуникаций |
| Imprint | Санкт-Петербург, 2024 |
| Collection | Выпускные квалификационные работы; Общая коллекция |
| Subjects | полярные коды; декодирование полярных кодов; блочный последовательный алгоритм; внешние коды; блок расчета метрик; приоритетная очередь; ПЛИС; polar codes; decoding of polar codes; block sequential algorithm; outer codes; score processor; priority queue; FPGA |
| Document type | Master graduation qualification work |
| File type | |
| Language | Russian |
| Level of education | Master |
| Speciality code (FGOS) | 11.04.02 |
| Speciality group (FGOS) | 110000 - Электроника, радиотехника и системы связи |
| DOI | 10.18720/SPBPU/3/2024/vr/vr24-4203 |
| Rights | Доступ по паролю из сети Интернет (чтение) |
| Additionally | New arrival |
| Record key | ru\spstu\vkr\31195 |
| Record create date | 8/6/2024 |
Allowed Actions
–
Action 'Read' will be available if you login or access site from another network
| Group | Anonymous |
|---|---|
| Network | Internet |
В данной работе была разработана архитектура ядра блочного последовательного декодера полярных кодов, для реализованной архитектуры был получен отчет о количестве затраченных ресурсов. Реализованная архитектура была верифицирована путем сравнения с программной моделью декодера. В результате работы было реализовано компактное ядро декодера полярных кодов для применения в нисходящих каналах стандарта 5G. Новизна работы обусловлена отсутствием научных публикаций на тему аппаратной реализации блочного последовательного алгоритма декодирования полярных кодов.
In this work the hardware architecture of block sequential decoder of polar codes was developed, and the report on the resource utilization for implemented architecture was received. Implemented architecture was verified by comparing with software model of the decoder. As a result, the low-complex decoder of polar codes for 5G downlink channel was implemented. The novelty of the work is conditioned by absence of scientific publications devoted to hardware implementation of the block sequential decoder.
| Network | User group | Action |
|---|---|---|
| ILC SPbPU Local Network | All |
|
| Internet | Authorized users SPbPU |
|
| Internet | Anonymous |
|
Access count: 3
Last 30 days: 3
