Details

Объект исследования – чип FPGA xcku060-ffva1517-2-i семейства Kintex UltraScale. Цель работы – повышение производительности вычислителя RC4 за счёт разработки масштабируемой архитектуры на FPGA, обеспечивающей необходимую скорость обработки ключей (не менее 3×10⁸) при ограниченном потреблении ресурсов. В работе предложена высокопроизводительная архитектура вычислителя RC4, основанная на Simple Dual-Port RAM в режиме “read-first”, c применением конвейеризации и переиспользования логических ресурсов. По результатам реализации получены следующие характеристики: 146 LUT, 145 триггеров, 256 байт памяти, тактовая частота – 416 МГц. Производительность составила 138.67 Мбайт/с при генерации одного байта за 3 такта на фазе PRGA и за 2 такта на фазе KSA. Для масштабирования предложено каскадное дерево управления и распределения ключей между вычислителями. Реализованы два архитектуры: с круговой и широковещательной передачей ключей. В конфигурации с широковещательной передачей ключей реализуется 1760 вычислителей RC4 при частоте 309 МГц. Это позволило выполнить полный перебор 40-битного пространства ключей за 42 минуты и 2 секунды. Использовались открытые образовательные ресурсы и программы поиска и анализа информации. Использовалось средство автоматизации (автоматизированной) разработки Vivado 2022.1.

Object of study – FPGA chip xcku060-ffva1517-2-i from the Kintex UltraScale family. Purpose of the work – increase the performance of an RC4 hardware processor by developing a scalable FPGA-based architecture capable of achieving the required key processing speed (not less than 3×10⁸) with limited resource usage. The proposed RC4 architecture is based on Simple Dual-Port RAM operating in “read-first” mode and employs pipelining and logic reuse techniques. As a result of implementation, the following characteristics were achieved: 146 LUTs, 145 flip-flops, 256 bytes of memory, and a clock frequency of 416 MHz. The throughput reached 138.67 MB/s, with one byte generated in 3 clock cycles during the PRGA phase and 2 clock cycles during the KSA phase. To enable scalability, a cascaded control and key distribution tree was developed. Two architectural variants were implemented: one with circular routing and another with broadcast-based key delivery. In the broadcast configuration, 1760 RC4 processors were instantiated at 309 MHz, enabling a complete brute-force search of the 40-bit key space in 42 minutes and 2 seconds. Open educational resources and information analysis tools were used during development. The Vivado 2022.1 design suite served as the main hardware development and automation tool.